ICS 49.090 V 45
HB 8516-2015
民用飞机底板数据总线要求
Requirement of civil aircraft backplane data bus
2015-07-14 发布 2016-01-01 实施
中华人民共和国工业和信息化部发布
前言
本标准按照 GB/T 1.1-2009 给出的规则起草。
本标准由中国航空综合技术研究所归口。
本标准起草单位：中国航空工业集团公司第六三一研究所、中国航空综合技术研究所。
本标准主要起草人：田泽、许宏杰、朱晓飞、淮治华、王泉、刘宁宁、黄永葵、张臻鉴、孔德岐、母方欣、於二军。
民用飞机底板数据总线要求
1 范围
本标准规定了在综合模块化航空电子系统(IMA)机架中，现场可更换模块(LRM)之间进行数据传送的一种底板数据总线要求，包括用于机架内通信的通用底板数据总线的接口要求特性以及通过底板连接器连接的 LRM 与底板的电气特性。
本标准适用于 LRM 与 IMA 机架的互连。
2 规范性引用文件
下列文件对于本文件的应用是必不可少的。凡是注日期的引用文件，仅注日期的版本适用于本文件。凡是不注日期的引用文件，其最新版本(包括所有的修改单)适用于本文件。
IEEE 1149.5 模块测试和维护总线(Module test and maintenance bus)
3 术语和定义、缩略语
3.1 术语和定义
下列术语和定义适用于本文件。
3.1.1
底板 backplane
由电气连接点组成的物理电路板和元件，用于机架资源与外界的连接和航空电子设备模块的集成。 3.1.2
底板总线 backplane bus
——航空机架内部的模块之间进行数据传输的物理底板部分;
——用于机架中模块集成的逻辑和(网络层、数据链路层)协议功能。
3.1.3
总线接口单元 bus interface unit
使总线信号和协议与模块逻辑功能信号相互转化的逻辑电路。
3.1.4
总线接口单元对 bus interface unit paired
在航空电子模块中，总线接口单元双-双配置组成总线接口单元对。
3.1.5
位时间 bit time
一个编码位经过传输介质的时间，在本总线中，位时间是总线时钟频率的倒数。
3.1.6
底板收发器逻辑 backplane transceiver logic
——优化系统以适应底板上高速信号传输的物理行为;
——减小底板上信号之间的传输延迟、偏差和数据传输中的串扰，以达到必需的可靠性。
3.1.7
总线介质 bus medium
数据传输的物理介质，如双绞线、印制电路板和无源端接器。
3.1.8
机架位置寄存器 cabinet position register
版本寄存器中 4 位宽的字段，用于定义当前机架的位置。
3.1.9
位置 position
飞机中机架安装的物理位置。
3.1.10
数据链路层 data link layer
OSI 模型中的第二层，是一个网络处理的实体，用来建立、维持、释放网络相邻元素之间的数据链路连接，用来使能物理层之上的传输。
3.1.11
容错 fault tolerance
在出现有限次数硬件或软件故障的情况下，系统继续正确执行的固有能力。
3.1.12
帧描述语言 frame description language
序列描述符的一个标准词汇，来定义窗口的特征，需要定义兼容性，正确的系统时间，正确的分区，用于验证和检验总线命令表。
3.1.13
帧 frame
周期性重复的窗口序列。
3.1.14
宿主机 host
与总线接口内部相连的处理实体，宿主机可以是处理器，控制器或者是逻辑。
3.1.15
内部模块存储器 inter module memory
宿主机与 BIU 之间进行数据交换的存储器。
3.1.16
固有空闲 implicit idle
固定的(16+Gap)个位时间，此时总线上没有数据传输。
3.1.17
小端字节次序 little-edian
存储/发送的数据为二进制形式，先发最低位的数据。
3.1.18
版本寄存器 version register
该寄存器包含 44 位宽的有效字段和 20 位宽的保留字段，用来保证在初始化帧期间机架范围内操作的一致性，版本寄存器包括 3 个字段，表主版本号，表次版本号和机架位置。
3.1.19
主版本号 major version
版本寄存器中 32 位宽的字段，用于定义 BIU 正在使用的命令表的版本信息，该字段被保存在版本寄存器的低 32 位中。
3.1.20
次版本号 minor version
版本寄存器中 8 位宽的字段，用于区分相互兼容的、具有相同主版本号的存在细小差异的命令表，该字段最多可标识 256 个次版本。
3.1.21
主/后备 master/shadow
主/后备是一种消息类型，在一个特定的窗口中，最多可以有四个不同的模块充当后备发送者，但是每次只能有一个模块发送。
3.1.22
主/后备步长 delta (Δ)
主/后备步长的大小，Δ的值一般可以设定为 3～10 个位时间。
3.1.23
最大主/后备步长 maxdelta (maxΔ)
主/后备步长的最大值，10 个位时间。
3.1.24
消息间隙 gap
消息窗口之间的时间间隙，消息间隙的值一般可以设定为 2～9 个位时间。
3.1.25
最大消息间隙 maxgap
消息间隙的最大值，9 个位时间。
3.1.26
物理层 physical layer
OSI 模型中的一层，定义将设备与传输介质连接的机械和电气方法。
3.1.27
介质访问控制子层 media access control
OSI 模型中的第二层(数据链路层)的子层，负责介质访问控制。
3.1.28
逻辑链路控制子层 logical link control sublayer
数据链路层的传输控制协议，包括终端系统的寻址和错误检测。
3.1.29
选定的主设备 quorum masters
负责将其他模块从初始化帧切换到其他帧的一组 LRM。
3.1.30
偏差 skew
两个或多个信号经过同一个设备中的多个路径、或者是并行的沿着信号线传送， 信号的传播延迟各不相同，这种差异称为偏差。
3.1.31
空间偏差 spatial skew
不同 LRM 连接到底板上的不同位置所引起的偏差，是偏差的组成部分。
3.1.32
时间偏差 temporal skew
通过两个 LRM 上不同的组件产生不同的传播延迟，是偏差的组成部分。
3.1.33
XY 偏差 XY skew
一个 LRM 中两个 BIU 之间的时间偏差。
3.1.34
表 table
控制窗口序列的信息仓库，一个单独的表包含了初始化 BIU、与底板同步、参与一个或多个帧所必需的所有信息。
3.1.35
表指令 table command
指定每一个窗口确定的执行时间和窗口类型的指令。
3.1.36
端接器 termination
匹配总线介质的阻抗特性来防止反射和驻波的设备。
3.1.37
窗口 window
消息(数据或同步脉冲)和消息间隙组成窗口。
3.1.38
优胜者 winner
主/后备消息传送中，赢得仲裁并且发送数据的 LRM。
3.2 缩略语
下列缩略语适用于本文件。
BIU——总线接口单元(bus interface unit)
BIUp——总线接口单元对(bus interface unit paired)
BITE——机内测试设备(built-in test equipment)
BTL——底板收发器逻辑(backplane transceiver logic)
FDL——帧描述语言(frame description language)
IMA——综合模块化航空电子(integrated modular avionics)
IMM——内部模块存储器(inter module memory)
LLC——逻辑链路控制(logical link control)
LRM——现场可更换模块(line replaceable module)
MAC——介质访问控制(media access control)
MTM——模块测试和维护(module test and maintenance)
PCB——印刷电路板(printed circuit board)
TDPA——表驱动比例访问(table driven proportional access)
V&V——确认和验证(verify and validate)
4 技术说明
4.1 基本结构
底板数据总线(以下简称底板总线)是一个在时间(总线传输时间)上和空间(存储空间)上具有高容错性和健壮性的高完整性通信总线。
串行线的采用减少了硬件，简化了全并发监控，从而提高了可靠性。在 LRM 中，一个 BIU 连接两条总线，两个 BIU 之间的交叉比较使得所有四条总线具有双重自检能力。四条总线间进一步的交叉检验提高了数据的可用性。总线接口结构以及总线信号线的组成与连接见图 1。
时间与空间的健壮性划分通过 TDPA 协议实现。这一过程由与每个 BIU 相连的非易失性表存储器中所存储的命令来控制。
4.2 物理层
底板总线是一个半双工传输串行数据的线性多点的通信总线。底板总线是由双总线对(A 和 B)组成的双-双配置，总线对 A 和 B 分别具有“x”和“y”两条总线。每一条总线(Ax、Ay、Bx 和 By)有各自的时钟线和 2 条数据线，每次传送 2 个数据位。完整的总线由 12 条线组成见图 2。
每个 LRM 都有两个总线接口单元(BIUx 和 BIUy)。BIUx 经由 x 总线发送，BIUy 经由 y 总线发送，每一个 BIU 接收所有 4 条总线。每一条总线分别由 LRM 中一个独立的收发器驱动，以防止单个故障对一条以上总线产生不利影响，因此，每个 LRM 中有 4 个收发器。
接收器对冗余总线进行如下的对比：Ax =Ay，Bx =By，Ax =By 以及 Bx =Ay。这些可对比的总线对称为信号对。比较 Ax =Bx 或 Ay =By 是无效的，因为 Ax 与 Bx、Ay 与 By 来自相同的硬件源，可能包含了信号源所产生的关联错误。由于有 4 个信号对用于差错检测，因此总线的容错好于传统的双-双余度，而复杂性小于传统的 4 余度。
图 1 IMA 机架底板结构
图 2 信号命名
4.3 数据链路层
4.3.1 介质访问控制(MAC)子层
介质访问协议基于在时间和空间上提供了健壮性划分的 TDPA 协议。
总线上的数据消息在预先确定的时间被传送。单点故障条件下和多数多重故障条件下都保证总线时序，数据按照表存储器中预先确定的传送调度传送。总线时间被划分为一系列的窗口，每一个窗口包含一个长度从 32 位到 8192 位的消息或者一个重同步脉冲(大约 5 位时长)。表定义了每一个窗口的长度，以及哪个 LRM 在该窗口里发送、接收和无操作。总线传输时间表由恒定长度的周期帧组成， 每个周期帧由多个独立的窗口组成，通过嵌入在表存储器中的协议层软件控制正常的消息传输。尤其是每一个消息的源和目的地址包含在表存储器中而非通过总线传送。这样就节约了地址字段耗用的带宽， 也消除了可能的地址传输错误。这一方法解决了多处理器间存储器的强制健壮性划分难题。为了建立和维持底板上所有 BIU 之间的同步，需要周期性的发送重同步脉冲。
总线的灵活性使得系统设计/集成者可以组织多种类型的底板模块间的消息结构。它支持模块到模块(点到点)传送，一个模块到一组模块(广播)通信，以及可选(备用)的一个模块到一组模块的通信。相应的，有 2 种类型的消息：基本消息和主/后备消息。基本消息用于单个源到单个或多个目的的情况。主/后备消息用于有多个备用源和单个或多个目的的情况。主/后备的仲裁机制只允许主模块或后备模块之一独占访问总线，后备模块只有在主模块和优先级高于自身的后备模块在预先确定的时间周期内保持静默时才会获得总线控制权。
4.3.2 逻辑链路控制(LLC)子层
逻辑链路控制(LLC)子层的定义在本标准中不作规定。
4.4 数据类型
传输的基本字长为 32 位。数据类型与 ARINC 629 规范中规定的数据类型兼容。必须保证总线传输数据的完整性能满足飞机功能。
注：本要求源于 AC 20-156。
4.5 表兼容性
系统集成者/航空电子系统设计者确定具有特定应用需求的命令表。对于这种特定的应用，每个LRM 的命令表必须规定同样的窗口序列，以保证 LRM 之间的兼容。本标准中提供了一种帧描述语言(FDL)，用来比较不同厂家所提供的表，以保证其兼容性。
对构成底板总线的 LRM 中的总线命令表进行独立确认和验证(V&V)需要一种标准的帧描述语言。为了确保命令表的构架是否遵守协议规则且总线上的所有表是否兼容，进行确认和验证是必要的。兼容性是指对总线上的每一个窗口，所有的表都具有相同的开始时间、结束时间以及消息类型(包括基本消息、主/后备消息、初始化同步、短重同步、进入同步或帧切换同步)。不同的制造商所提供的 BIU，其表中的指令集格式可能不同。通过这些不同的指令集的重要特性之间一一对应的关系和帧描述语言，无需对不同指令集做任何标准化就可以进行 V&V。帧描述语言(FDL)的格式见附录 A.1。
4.6 故障管理
4.6.1 概述
底板总线能检测并纠正所有的一位错误，能检测出所有的双位错误。对于单个 BIU 上出现的所有错误，总线具有自动防故障功能。总线系统的所有部分都被完全监控。所有的操作都是双重操作， 同时在多点进行双检测，来保证传输通道的完整性。
4.6.2 故障检测
故障检测在数据发送和数据接收期间进行。总线接口的双重检测机制提供了故障封锁并建立了总线故障隔离区。
所有正在接收数据的 LRM 对所有 4 条总线上的等效数据进行比较。瞬时故障和硬故障会立即被检测出来，单个错误当即得以纠正。正在发送的 LRM 对其实际发送到总线上的数据进行检测。如果检测到一个不可纠正的差错，发送就被终止以防止干扰总线发送，这是发送 LRM 的第二级保护机制。第一级保护机制则是 BIUp 运行的 TDPA 协议和接收 LRM 的比较操作。
4.6.3 容错
总线接口提供了总线故障消极连接，这一连接特性使得总线系统更加容易实现其容错功能。
失去总线接口就意味着 LRM 失去了其与总线之间的连接。如果此 LRM 在功能上需要能够容错，那么就需要一个冗余 LRM。数据传输的容错能够通过正确选择冗余数据通道上的数据来实现。单个的瞬时故障可以通过接收一个无故障的信号对组合而立即被纠正。硬故障也采用类似的处理方法。如果同时发生 2 个故障，被接收数据则会被标记为错误。
4.6.4 数据可靠性模式
同时发生 2 个故障的一些条件下的期望响应取决于系统的可靠性目标。如果不作任何操作优于可能包含错误的输出时，使用完整性表决。在可能包括错误的数据优于无操作时，可选择使用可用性表决。
4.7 测试和维护
4.7.1 概述
建议用于表加载的数据交互通道和底板总线分离开，用于测试和维护功能的数据通道也与底板总线分离开。
4.7.2 表加载通道
系统中需要一个与实际底板总线分离的数据通道，以实现 BIU 表命令的加载。该机制使总线帧序列重新配置和表子序列重新编程时，无需取出任何 LRM。该数据通道必须得到良好的保护并且不能由本地 LRM 的软件访问，以防止对命令表产生任何可能的破坏。
推荐使用 IEEE 1149.5 模块测试和维护(MTM)总线作为表加载通道。
4.7.3 测试通道
测试和维护(MTM)总线能提供一种方式来对 BIU 进行低层次的测试和故障报告，这一性能支持系统级的 BITE 和维护功能。
推荐使用 IEEE 1149.5 模块测试和维护总线作为其测试通道。
5 物理层定义
5.1 概述
本节内容包括信号线描述、底板总线介质和连接器机械要求，及底板和总线收发器电气要求。
总线接口和信号线连接图如图 3，包括双自检总线对和端接器。总线上每个模块中的四个收发器分别连接到四条单独的总线中的一条。每条总线有三条信号线：D0、D1 以及 Ck。
被发送的数据以两位为单位进行划分，两位中的较低位在 D0 总线上发送，较高位在 D1 总线上发送。在消息间隙和同步脉冲期间没有数据被发送。
收发器/总线接口描述定义了底板总线上的模块连接显示的所有信号和操作。包括逻辑层、同步操作、数据传输协议、错误情况响应等。
图 3 总线接口和信号线连接图
5.2 接口信号描述
5.2.1 概述
接口有四条独立的总线(Ax、Bx、Ay、By)。每条总线包括三条信号线： 两条数据线和一条时钟线。除了 7 个供电输出相关的插针，其他插针的命名有前缀和后缀组成。
7 个例外的插针是：
——2V OUT=2.1V 电压输出，用于给特定的总线端接器供电;
——2V RET=2.1V 电压参考地;
——3.3V OUT=3.3V 电压输出，用于给所有总线上的驱动器供电;
——3.3V RET=3.3V 电压参考地;
——CGRND =SIDX 和 SIDY 下拉的参考地;
——LRM X33V=由 LRM 输出的用于 SIDX 上拉的电源;
——LRM Y33V=由 LRM 输出的用于 SIDY 上拉的电源。
前缀：
——AX =Ax 总线;
——AY =Ay 总线;
——BX =Bx 总线;
——BY =By 总线;
——JTM =J 1149.5 测试、维护总线;
——KTM =K 1149.5 测试、维护总线;
——SIDX =XBIU 的插槽标识(非总线);
——SIDY =YBIU 的插槽标识(非总线)。
后缀：
—-33V=3.3V 输出给总线驱动器供电;
——GND=总线地(返回电流通道和信号参考面);
——BG=能带参考，用非电流通道连接到总线接地平面; ——CTL=1149.5 控制(MCTL)总线信号;
——CK=时钟线;
——D0=数据线 0;
——D1=数据线 1;
——MD=1149.5 主数据(MMD)总线信号;
——PR=1149.5 暂停请求(MPR)总线信号;
——SD=1149.5 从数据(MSD)总线信号;
——P=插槽标识引脚的奇校验;
——0，1，2，3，4=插槽标识数的 5 位。
接口信号的命名示例见表 1。
表 1 命名示例表
5.2.2 数据总线
5.2.2.1 数据线
描述：数据线上包含了相关总线上的数据。
信号名：Ax_D (Ax_D0、Ax_D1)，Ay_D (Ay_D0、Ay_D1)，Bx_D (Bx_D0、Bx_D1)，By_D (By_D0、 By_D1)
数量：8(每条总线 2 条)
源：收发器，底板
接收：底板，收发器
信号类型：BTL
信号极性：低电平(被驱动)=0，高电平(未驱动，集电极开路)=1 5.2.2.2 时钟线
描述：时钟线上包含了相关总线的时钟信号。
信号名：Ax_Ck，Ay_Ck，Bx_Ck，By_Ck
数量：4(每条总线 1 条)
源：收发器，底板
接收：底板，收发器
信号类型：BTL
信号极性：数据转变发生在时钟上升沿时刻，数据采样在时钟下降沿进行
5.2.3 测试总线
5.2.3.1 测试总线数据线及控制线
描述：数据线及控制线来自两条(IEEE 1149.5)底板模块测试和维护总线，使用其可将 LRM 集成为可测试可维护子系统，以提供表加载及重复编程能力，并使独立模块能够与故障隔离。
信号名：JTM_MD，JTM_SD，JTM_CTL，JTM_PR，KTM_MD，KTM_SD，KTM_CTL，KTM_PR
数量：8
源：收发器，底板
接收：底板，收发器
信号类型：BTL
信号极性：低电平(被驱动)=0，高电平(未驱动)=1
5.2.3.2 测试总线时钟线
描述：测试总线时钟线包含了相关总线的时钟信号。
信号名：JTM_CK，KTM_CK
数量：2
源：时钟源，底板
接收：底板，接收器
信号类型：BTL
信号极性：数据在 JTM_CK 和 KTM_CK 信号的上升沿被输出到总线上
5.2.4 电源分配
5.2.4.1 收发器电源输入线路
描述：为数据总线收发器提供+3.3V 电压的信号线。
信号名：Ax_33V，Ay_33V，Bx_33V，By_33V
数量：4(每个收发器 1 条)
源：底板
接收：收发器
信号类型：正电压
信号极性：+3.3V±5%
为测试总线收发器提供电压的信号线为 JTM_33V 和 KTM_33V。它们仅在 LRM 内部出现，并且与数据总线收发器共享电源。JTM_33V 信号可以连接到Ax_33V 或Bx_33V;KTM_33V 可以连接到Ay_33V或 By_33V。这样的连接方式使数据总线收发器电源为测试总线收发器供电。不允许有其他连接方式。 JTM_33V 不能连接 Ay_33V 或 By_33V，KTM_33V 不能连接 Ax_33V 或 Bx_33V。不允许这些交叉连接是为了保护总线完整性。
5.2.4.2 端接器电压线
5.2.4.2.1 数据总线端接器电压线
描述：为端接器提供电压的信号线。
信号名：Ax_Vt，Ay_Vt，Bx_Vt，By_Vt
数量：4(每条总线 1 条)
源：底板
接收：总线端接器(每条总线的每一端各有一个)
信号类型：正电压
信号极性：+2.1V±0.1V
5.2.4.2.2 测试总线端接器电压线
描述：为测试总线端接器提供电压的信号线。
信号名：JTM_Vt，KTM_Vt
数量：2
源：底板
接收：总线端接器(每条总线的每一端各有一个)
信号类型：正电压
信号极性：+2.1V±0.1V
JTM_Vt 信号可以连接到 Ax_Vt 或 Bx_Vt;KTM_Vt 可以连接到 Ay_Vt 或者 By_Vt。这样的连接方式使数据总线端接器电源为测试总线端接器供电。不允许有其他连接方式。 JTM_Vt 不能连接 Ay_Vt 或By_Vt，KTM_Vt 不能连接 Ax_Vt 或 Bx_Vt。不允许这些交叉连接是为了保护总线完整性。
5.2.4.3 电源引脚
描述：为总线提供电源的输出。为了达到容错目的， LRM 的 1 个(或更多)2V_OUT 信号与 Ax_Vt、 Ay_Vt、Bx_Vt 或 By_Vt 的其中之一相连接。同样， 1 个(或更多)33V_OUT 与所有的 Ax_33V，或是所有的 Ay_33V，或是所有的 Bx_33V，或是所有的 By_33V 相连接。任一个 LRM 都无法为超过一条总线供电。2V_RET、33V_RET、CGRND 以及所有的带隙信号线仅在底板的地线层被连接到一起。 LRM_X_33V 以及 LRM_Y_33V 仅用来为槽 ID 引脚提供上拉电压。电源通道选择见 5.10 和图 11。
信号名：2V_OUT，2V_RET，33V_OUT，33V_RET，CGRND，LRM_X_33V，LRM_Y_33V
引脚数：7
源：LRM 电源提供
接收：底板
信号类型：电源及地
信号极性：正电压
5.2.4.4 带隙地参考引脚
5.2.4.4.1 数据总线带隙地参考引脚
描述：仅由 BTL 收发器用来保持精确的检测阈值的不受干扰的参考地。
信号名：Ax_Bg，Ay_Bg，Bx_Bg，By_Bg
引脚数：4(每个收发器一个)
源：地线层
接收：收发器
信号类型：地
信号极性：N/A
5.2.4.4.2 测试总线带隙地参考引脚
描述：仅由 BTL 收发器用来保持精确的检测阈值的不受干扰的参考地。
信号名：JTM_BG，KTM_BG
引脚数：2
源：地线层
接收：收发器
信号类型：地
信号极性：N/A
5.2.5 插槽识别引脚
描述：由一个二进制的插槽识别号码及其奇校验位组成的一组信号线。底板上的每一个插槽(最多达 32 个)都必须有唯一的编号，其顺序由应用特性决定。每一槽的识别码都有两个相同的副本，一个用于 XBIU，另一个用于 YBIU。插槽识别功能也可应用于 MTM 总线，即 JTM 总线使用 XID，KTM 总线使用 YID。
信号名：S_ID_X_0，S_ID_X_1，S_ID_X_2，S_ID_X_3，S_ID_X_4，S_ID_X_P，S_ID_Y_0，S_ID_Y_1，
S_ID_Y_2，S_ID_Y_3，S_ID_Y_4，S_ID_Y_P引脚数：12
源：底板接收：BIU
信号类型：通过底板连线到本地 LRM 电源线或地线
信号极性：地=0，LRM_33V=1
5.3 电气性能特性
5.3.1 总线数据及时钟线要求
总线数据及时钟线要求如下：
a) 信号线阻抗：底板信号线的串联阻抗必须限制在一定范围内，使得信号由任何被驱动的模块输出到底板任一端的终端电阻时，电压的最大升幅小于 100mV。
b) 接地差动：任何两个 LRM 的连接到底板的所有带隙地之间的电压差别不能超过 50mV。带隙地用于收发器的一个阈值参考信号。
5.3.2 模块数据及时钟线直流要求
模块数据及时钟线直流要求如下：
a) 输入电容：模块引脚与底板地之间信号线的容值必须小于 22pF。
b) 输入电感：模块驱动/接收设备引脚到底板的信号线串联电感必须小于 32nH。计算方法是模块端的一半 ARINC 650 连接器最大为 30nH，底板端的另外一半 ARINC 650 连接器最大为 2nH。
c) 泄漏电流：任何没有处于驱动中的驱动器的输出电流，其绝对值在总线电压为 0.75V 时必须小于 250μA。对任何没有被断言的信号线的驱动输出电流， 其绝对值在驱动设备停机且总线电压最大为 2.2V 时必须小于 100μA。
d) 低电平吸收电流：信号驱动器的低电平输出吸收电流(IOL)的驱动能力在最大输出电压(VOLB)为 1.2V 时最小应为 100mA。
e) 高电平输出电压：高电平输出电压决定于底板信号线终端电压，要求不能小于+2V，也不能大于+2.2V。信号线允许总线上的线或操作。
f) 低电平输出电压：信号线上的低电平输出电压(VOL)在输入电流为 100mA 时不能超过 1.2V。
g) 高电平输入电压：信号线上的输入电压(VIH)为+1.62V 或者更高时，均被解释为逻辑“1 ”。与底板没有电气连接的信号线输入(即开路线)也被解释为逻辑“1 ”。
h) 低电平输入电压：向信号线上的输入电压为+1.47V 或是更低时，均被解释为逻辑“0 ”。
总线逻辑电平参考 IEEE 1194.1 标准中“底板收发器逻辑(BTL)接口电路电气特性”见图 4。
图 4 底板逻辑电平
温度范围-40℃到+125℃下操作的模块数据和时钟线电气特性见表 2。在此温度范围内的操作过程中，所有总线元件间的温差不能超过 20℃。
表 2 模块电气特性(电压参考底板地)
5.3.3 总线数据及时钟线直流要求
5.3.3.1 概述
数据及时钟线的时序关系见图 5 和图 6。
图 5 建立和保持时序
图 6 数据/时钟时间偏移测量点在 1.55 V 条件下所测得的总线数据线和时钟线转换特性见表 3。
表 3 模块转换特性(CL=30pF)
5.3.3.2 模块数据线输入
模块数据线输入如下：
a) 建立时间：为判别逻辑“0”或逻辑“1”，在时钟信号由高到低的转变之前，每个输入信号各自必须满足的高于或低于输入电压阈值的时间。在模块连接器(图 6 中所示的测量参考点 B)上测量时钟和数据信号，测得此时间(建立时间 TS)至少应为 6 ns。
b) 保持时间：为判别逻辑“0”或逻辑“1”，在时钟信号由高到低的转变之后，每个输入信号各自必须满足的高于或低于输入电压阈值的时间。在模块连接器上测量时钟和数据信号， 测得此时间(保持时间 TH)至少应为 6 ns。
c) 噪声拒收：对于宽度小于 6 ns 的信号脉冲，输入信号线可以拒绝接收，总线接口对其不予响应。
d) 时钟对称：底板上时钟信号的占空比应该在 40%～60%之间。
e) 时钟与数据相位关系：对于所有消息，时钟信号都由正在发送数据的 LRM 驱动。总线所有信号线的静止状态都为高电平。总线上数据的变化发生在时钟信号的上升沿。接收器在接收到的时钟信号的下降沿将数据锁存。
注：为了使时钟信号与数据之间的偏移为最小，推荐将时钟线和数据线的走线经过相同的 IC 器件并且通过相似的电气通道。
5.3.3.3 信号及使能输出
如图 7 所示，信号线连接到测试电路时，应该遵循以下的规范：
图 7 信号输出测试电路
a) 上升及下降时间：输出信号从+1.2 V～+1.8 V 的上升时间(TTLH)不能超过 5 ns。输出信号从+1.8 V～+1.2 V 的下降时间(TTHL)不能超过 5 ns。
b) 由 LRM 发出的时钟信号必须保证其下降边沿与对应数据总线上信号转变的时间相等。信号边沿在其通过 1.55 V 的时刻测得。时钟信号与其对应的正从总线接口传输的数据线之间的偏移不能超过 10 ns (图 6 中所示的测量参考点 A)。
5.3.4 信号对状态定义
数据线信号对或时钟线信号对在其两条信号线均处于逻辑“1”状态时，认为信号对无效。
数据线信号对或时钟线信号对在其两条信号线均处于逻辑“0”状态时，认为信号对有效。
在其两条信号线均为低电平时，信号对被认为是低;在其两条信号线均为高电平时，信号对被认为是高。对有效和无效的定义仅适用于同步脉冲： 当信号对同为低或者同为高时，定义为有效信号对;当一条信号线为高而另一条为低时，定义为无效信号对。
5.3.5 时钟精确度
总线介质上的位传输率受每个 BIU 所驱动的本地时钟信号控制。系统集成者必须规定 LRM 的振荡器在一些温度下的精确度以及此精确度在整个温度范围内的变化范围。
注 1：时钟质量(精确度、老化、温度稳定性)决定系统所需的同步消息发送的频率。重同步消息用于补偿 LRM 之间的相对时钟漂移。如果不予以补偿， 相对时钟漂移将导致两个 LRM 对两条相邻消息的发送调度发生冲突。在整个温度范围内，推荐时钟质量要确保总的漂移不超过 50 PPM。
注 2：温度稳定性是时钟精确度最大的一个分量，机架设计者对其进行控制。控制机架内各处最坏情况下的温度差异能够增加有效时钟精确度。基于此目的， LRM 制造商应该将总线时钟置于其模块背面的底部。这样做可使模块散热变化对时钟的影响最小。
5.4 收发器使能
BIUy(控制数据线 Ay 和 By 的总线接口单元)控制 Ax、Bx 总线收发器的传输使能;BIUx 控制 Ay、 By 总线收发器的传输使能。
5.5 总线编码
四条总线上发送的数据需要进行编码，数据编码规则见图 8：
——Ax D0，Ax D1：正常数据电平(总线上逻辑 1 为高电平);
——Ay D0，Ay D1：正常数据与{010101…}异或(每隔一位翻转);
——Bx D0，Bx D1：数据电平翻转(总线上逻辑 1 为低电平);
——By D0，By D1：正常数据与{101010…}异或(Ay 线翻转)。
所有的 BIU 先对接收到的数据解码，然后按照 6.4 所述内容进行数据比较操作。所有的数据传输(基本消息、主/后备消息、长重同步消息子窗口)都按照上述规则进行编码。同步消息的重同步脉冲部分以及总线空闲时均不对数据线进行编码。
AX CK
AX I)0
AX I)1
AYCK
AYDo
AYD1
BXCK
BY CK
BYDo
BYD1
图 8 总线编码示例
该总线编码规则具有以下优点：
a) 四条线的平均直流和交流功率对于所有数据模式都是常数，这就对电源设计十分有利，并且减少了发生对数据模式灵敏的故障的可能性。
b) 可以检测总线开路、短路(包括线到线短路)以及固定电平故障。开路或固定电平故障可以直接测出，线到线的短路故障可以在两位次内检测出来，同时还可以检测冲突(由双协议失效所引起)并对与之相关的瞬态干扰具有一定抗扰性。
c) B 总线与 A 总线信号反向，使总线信号具有差分驱动特性。特别地，这些信号的差分驱动特性提供了良好的 EMC 特性。
d) 通过将低频转变到高频或是反过来从而可以检测抖动差错。产生抖动差错的主要来源是长“1”或“0”字符串引起的直流平漂移，而这种编码防止了在多数线上同时产生此类长字符串，如果一条线上的长“1”或“0”字符串导致了抖动差错就能立刻被检测。
5.6 物理隔离
5.6.1 概述
为保证冗余度提供最佳容错，在底板和总线接口上要作充分的隔离，包括元件物理位置和安排，总线的走线和信号的电气隔离。
注：电气隔离是为了阻止单一故障通过电气故障传播传递到一条以上的总线上，防止间接损坏其他元件。串联电阻可以以相对较低的成本完成这样的隔离。磁性(变压器)或光学装置可提供更好的隔离， 但是成本较高。隔离元件必须精心选择以使额外的传播延迟和偏移降到最小。
5.6.2 BIU 隔离
作为总线接口单元的 2 个 BIU 必须按 x 和 y 分开封装。同样的， 每条总线(Ax、Ay、Bx、By)必须使用分离的收发器。不同 BIU 不能使用同一时钟、表存储器和任何影响总线时序的硬件。所有控制 BIU传输的元件必须是双份的。2 个 BIU 在物理和电气上应被最大程度分隔开，它们之间的任何信号线都应在电气上隔离。BIU 与收发器之间的任何信号线都应在电气上隔离。
5.6.3 总线供电隔离
每一条总线(Ax、Ay、Bx 和 By)都必须独立供电。对每条总线的供电包括为连接到此总线的所有收发器和此总线的端接供电。当信号源使用的电源与此信号所连接到的元件使用的电源不相同时必须在连接处采取隔离措施。每个总线组的端接器电源也必须是独立的。
5.6.4 总线隔离要求
若非由另外的导线或平面隔开，则 Ax 数据线与 Bx 数据线之间、Ay 数据线与 By 数据线之间都必须隔开至少 0.3048 cm 或更多。若非由另外的导线或平面隔开，则时钟线间必须隔开至少 0.3048 cm或更多。时钟线可能与数据线相互交叉。
任何总线导线的在 0.3048 cm 以内的所有导体都必须是电源、地或传递的是 BTL 信号。这样做是为了保证完整性和减小串扰。
无论实际情况怎样，底板上端接器电源线的走线必须由一个介入其间的地平面隔开。无论有没有插入地平面，每个端接器电源线都必须至少隔开 0.3048 cm。
注：应当为每条总线设计地平面。在尽可能范围内，这些地平面承载仅与此总线有关的电流(即仅通过此总线的收发器和端接器的电流)。如果其他总线(例如 IEEE 1149.5)与此总线(Ax，Ay，Bx 或 By)具有相同的故障封锁区，它们会共享同一个地平面。在一个故障封锁区内的所有总线(包括其收发器和端接器)必须有确切的相同电源。所有导致地平面内的返回电流的信号线走线必须在保持总线阻抗的同时与地平面尽可能的接近。
每个收发器的带隙参考引脚必须经一个独立的通道和除此之外没有其他连接的连接器引脚连接到其所对应的总线地平面。返回地的信号和带隙线都必须以可能的最低阻抗通道从收发器连接到其总线的地平面。
5.7 无源端接器
无源端接器的结构见图 9。总线的每一端都通过一个阻值与总线负载阻抗±5%相等的电阻上拉到
2.1 V±0.1 V。所有的总线线路的上拉都由独立的电源提供电压，从而限制了单一电源失效影响整个总线的可能性。AxVt、AyVt、BxVt 以及 ByVt 不能被直接或间接的连接到一起。端接器使用的电阻必须按总线独立封装以便隔离总线(在底板的每一端最少有 4 个独立封装的电阻)。
图 9 底板端接器结构
注 1：由用二极管相“或”的两个独立电源提供一个电压是一个可以增加可用度的选择。这样，单个电源失效(不导致与其相连的电源失效的情况)将不会切断单条总线的正常操作。底板信号线的所有满载特性阻抗必须为 23欧姆或更大。有负载和空载时的阻抗差距不能超过百分之十。
注 2：推荐使用阻抗匹配插件置于未使用的插槽连接器上，以保证百分之十的阻抗容差。
5.8 LRM 识别
BIU 上的硬连线 LRM 识别引脚的使用见图 10、表 4 和表 5。所有的引脚都使用了奇校验位。底板总线和 IEEE 1149.5 测试和维护总线使用了相同的 ID 引脚。
5.9 连接器引脚分配
ARINC 650-1 和 ARINC 650-2 连接器的结构图见图 10。
5.10 电源通道
如图 11 所示，描述了如何通过 ARINC 650 连接器将 2 V、3.3 V 电源连接到底板上。
5.11 总线介质
目前，有两种类型的总线介质：第一种是印刷电路板(PCB)，第二种是金属导线。只要满足 5.3 要求，上述两种介质均可用作总线介质。
图 10 ARINC 650-1 和 ARINC 650-2 连接器的结构图
表 4 ARINC 650-1 连接器插座 B 和插座 C 的引脚定义
表 5 ARINC 650-2 连接器插座 C 的引脚定义
注：对于 Ax，Ay，Bx，By 总线，这种电源供应的配置是重复相同的。
图 11 电源供电布线
6 数据链路层协议
6.1 总线操作
6.1.1 概述
底板总线活动由交替的消息和消息间隙组成的窗口构成，如图 12 所示，每一个窗口占据 LRM 命令表中相应表命令所规定的固定时间段，一个窗口可以包含一个数据消息、同步信息或空闲。
图 12 底板活动
在下面几种情况下，窗口可以空闲：
a) 该窗口没有指定数据传输任务(为扩展应用保留);
b) 该窗口相关的数据未被更新(未刷新);
c) 负责发送数据的模块与总线失去同步;
d) 负责发送数据的模块发生故障;
e) 窗口是一个固有空闲，它用于使所有的 BIU 能够跟上总线活动(见 6.3.4)。
命令表存储器中编程的每个窗口可包含一个唯一的或一组有限数目后备的发送模块。在工作过程中，无论何种情况下，命令表必须确保每个窗口只有一个发送模块，如果是主/后备消息，由一个简单且具有确定性的硬件仲裁机制决定发送模块。为了保证所有的 BIU 执行兼容的命令表，总线提供了一个版本控制机制，一旦确定某个 BIUp 的命令表不兼容，则该 BIUp 将不会参与后续的任何总线活动。
6.1.2 窗口结构
窗口由消息(数据或同步脉冲)和消息间隙组成。同步脉冲发生在时钟线上(长、短重同步脉冲)和数据线上(初始化同步脉冲)，允许底板上的所有 BIU 调整自己的时钟，以防止由于消息间隙的闭合而导致相邻消息冲突。窗口定义分类如图 13 所示。
帧切
图 13 窗口定义分类
数据消息包括一个或多个 32 位数据字，按小端字节次序传输，偶数位由 D0 数据线传输，奇数位由 D1 数据线传输。
消息间隙是一段时间，此时所有的数据、时钟线被释放(所有线高电平)，从而能够使总线上通过不同模块传输的信息之间保持一定的间隙。总线上的所有消息、数据、同步脉冲被消息间隙分割开来。消息间隙可在 2～9 位时间中任意设置，但对于在同一总线上的每个数据帧，所有 BIU 的消息间隙的取值是固定的。
同步消息必须以足够充分的频率被发送，以保证在最坏振荡器情况下，一个 LRM 中的两个 BIU 单元的时钟误差不大于 2 个位时间;以及任何两个 LRM 模块相邻传输数据消息不重叠。由同一个 BIU 发送的两个邻近消息之间应有已选择好的消息间隙。然而， 由于振荡器漂移和消息传输时的空间偏差，不同 LRM 发送消息时，实际消息间隙应在“Gap-最大总偏差”～“Gap+最大总偏差”范围内(见 6.2.3.3)。
6.1.3 帧组织
总线窗口组成基于应用定义的周期循环帧。帧中的窗口可以是同步脉冲、数据消息和空闲中的任何一种。同一窗口在每一次帧循环的同一偏移时刻发生。帧周期等于组成帧的各个窗口长度之和。
表存储器可以存储多个长度不同的帧命令序列。帧之间的控制和切换通过帧切换操作实现。
有两种不同类型的帧：版本帧和非版本帧。在版本帧中，底板总线上活动的所有 BIU 应该具有相同的表版本号。版本帧切换机制保证了所有处于同步状态的 BIU 会根据接收到的帧切换消息中的版本
信息位段与自己的表版本号作比较，如果版本号不一致，它就会失去总线同步。
在非版本帧中，表版本号被忽略，只要一个 LRM 中的 BIU 对能够与底板同步，它就能够参与非版本帧。另外，非版本帧中的所有消息的消息间隙必须用最大值(9 位时间)，对于主/后备消息必须用最大的步长值(10 位时间)。
在所有的总线应用中至少要有一个帧。在初始化同步完成后， 总线上活动的模块将会跳转到一个非版本初始帧，此后这些模块既可能永久停留在初始化帧，也可能转入另一个由底板上某个 LRM 预先定义的帧。非版本初始化帧的基本结构见附录 B。
帧组织示例如图 14 所示。在这个例子中，帧的大小和类型都是典型值，不表明硬件有任何强制需求。但是， 初始化帧(帧 1)必须是非版本帧。例子中有 2 条离开初始化帧的通道，一条通道是到版本帧“飞行帧”(帧 2)，另一条是到非版本帧“数据加载帧”(帧 3)。帧 4 说明离开“飞行帧”去执行特定功能的能力，这种帧既可是版本帧也可是非版本帧。
图 14 帧组织示例
对于帧中的每个窗口，每个 LRM 都有命令控制该 LRM 参与此窗口的活动，如图 15 所示。
6.1.4 BIU 状态描述
BIU 有 4 种基本状态：
初始化状态：此状态下，BIU 执行 BITE 测试和 BIU 配置操作，此时，全分辨时间寄存器(见 6.1.5.1)无效。
非同步状态：此状态下，BIU 检测底板上传输的重同步消息，并试图与接收到的重同步消息同步。如果经过足够长的时间仍未发现一个同步消息，该 BIU 就会发出一个初始化同步脉冲去启动底板。此时，全分辨时间寄存器也是无效的。对于同步操作的详细描述见 6.2。
同步状态：此状态下，BIU 执行表存储器中的命令序列。执行发送命令时它发送已更新的数据， 执行接收命令时它接收数据。同步的保持是通过发送和接收命令序列中的同步消息来实现的。此时， 全分辨时间寄存器有效。对于同步状态操作的详细描述见 6.3～6.4。
断开状态：此状态下，BIU 挂起底板上所有的发送和接收活动。如果初始化失败， 或在非同步状态下接收到一个版本号不匹配的长重同步消息，BIU 将进入此状态。如果在总线上检测到一个初始化同步脉冲，BIU 离开这个状态。此时，全分辨时间寄存器也是无效的。
BIU 状态转换图如图 16 所示。
图 15 窗口命令
图 16 BIU 状态转换图
注 1：以下所有情况都会引起 BIU 失去同步：非期望的同步脉冲、错误同步类型、同步码不匹配、版本号不匹配、帧切换不可校正错误、收发器使能不匹配。
注 2：在等待状态，BIU 可能等待宿主机的命令或者直接进入到非同步状态(应用选项)。
注 3：当调试操作使能时，宿主机才可命令 BIU 从断开状态转换到等待状态。
注 4：当且仅当宿主机发现了致命的故障时，方可命令 BIU 从失去同步状态转换到断开状态。
注 5：当宿主机能发出复位命令时，无论 BIU 处于什么状态，BIU 都将返回到初始化状态。
6.1.5 可编程寄存器定义
6.1.5.1 全分辨率时间寄存器
6.1.5.1.1 概述
全分辨率时间寄存器是一个 43 位宽的计数器，用于计数总线上的每一个位时间，它包括 32 位的时间寄存器和 11 位的时间预定标计数寄存器。关于全分辨率时间寄存器的详细描述见 6.2.5。
6.1.5.1.2 时间寄存器
时间寄存器包含总线时间的当前值。时间寄存器以时间定标因子设定的速率周期性递增， 当接收到长重同步消息时，同步消息中的时间位段将加载到时间寄存器中。BIU 未处于同步状态时，时间寄存器的值无效。计数精度由时间定标因子定义。使用 50PPM 振荡器精度，精度通过校正应优于 300 PPM。
在初始化同步消息后，时间寄存器将单调递增。经历 232 个位时间计数后，时间寄存器会发生翻转。
在同步消息期间，全分辨率时间寄存器会短暂停止计数：对于短重同步消息，暂停时间为 5 个位时间，对于长重同步消息，暂停时间为 53+3Δ+Gap 个位时间。
6.1.5.1.3 时间预定标计数寄存器
时间预定标计数寄存器定义了时间寄存器的递增速率，它是 11 位的寄存器，由 2 个子寄存器组成： 5 位的计数寄存器和 6 位定标计数寄存器。定标计数寄存器和位计数寄存器一起按总线的位速率增长。在同步状态的操作中，定标计数寄存器与时间定标因子进行比较。当比较相同并且位计数寄存器的值为“11111”时，定标计数寄存器和位计数寄存器都被清零，同时时间寄存器的值增加‘1’，详细描述见表 6。
表 6 全分辨率时间计数
6.1.5.2 版本寄存器
6.1.5.2.1 概述
版本寄存器是一个 64 位宽度的寄存器，用于保证机架范围内操作的一致性，它包含 3 个字段：32位的表主版本号、8 位的表次版本号和 4 位的机架位置，其余位段保留，具体说明见表 7。版本寄存器
的值可以被总线发送，所有 BIU 应该支持版本寄存器发送命令。
表 7 版本寄存器组成
6.1.5.2.2 表主版本号
版本寄存器的低 32 位为表主版本号。一个表主版本号与唯一的命令表相关联，表主版本号用于确保在同一个底板上工作的模块具有相同版本的命令表。在初始化帧期间， 进行最初的表版本一致性校验(见 6.2.4.5 和附录 B)，后续的长重同步消息中也会强制进行周期性的校验(见 6.2.4.5 和 6.3.7.3)。
表主版本号的最高两位为“11”被保留为调试特性使用(见附录 D)，这两位置位的表不能被用于商业运行的飞机。
6.1.5.2.3 表次版本号
表次版本号是一个 8 位的字段。对于同一个表主版本号，表次版本号可以定义多达 256 个相互兼容、且存在微小变化的表。主版本号相同但次版本号不同的 LRM 模块可以共存在同一个底板上进行总线操作且不会产生不良影响。然而， 同一底板总线上 LRM 模块之间的表次版本号的差异足以导致其配置无法分派。负责由初始化帧发起帧切换消息的 LRM 模块要确保次版本号的收集结果能如实反映不可分派的配置。
表次版本号最常用的用途是给未使用的总线时间分配新的功能。因为 LRM 模块会忽略未使用的总线时间，对这些总线时间的分配并不会对未参与总线时间分配的 LRM 模块产生任何影响，所以改动的LRM 模块和未改动的 LRM 模块在总线操作时是兼容的。然而，在使用发生改动的模块时，需要检查自己与其他模块的表兼容性，该检查通过传输版本信息中表次版本号来完成。
6.1.5.2.4 机架位置
机架位置是一个 4 位宽的字段，对于指定表主版本号的一系列 LRM 模块而言，在不同机架内使用相同表主版本号的 LRM 不需要做任何软件和命令表的改变就可以互换。例如一个飞机可能有两个具有相同主表版本号的机架，一个位于飞机的左侧，一个位于飞机的右侧。
有些表主版本号可能会根据不同的机架位置而使用表存储器中不同的帧。然而， 也有一些表主版本号在执行相同工作时不关心机架位置。因此， 如果表主版本号不关心机架位置，那么在兼容性检查中可以忽略机架位置。否则，机架位置的兼容性也应该像主版本号一样被检查。
无需对命令表存储器重新编程即可实现采用同一表主版本号的不同机架位置的 LRM 模块的替换。允许一个机架内的 LRM 模块用作另一个机架 LRM 备份，使得在严格的维护流程中更便于实现延期维护。对于所有位置都一样的机架而言，仅需要进行 LRM 模块之间的简单物理交换即可。对于那些由于机架位置不同而执行命令表不同的机架而言，可以通过将不同的若干帧(以机架位置为索引)写入 LRM模块的表存储器中来实现。在获取有效的机架位置信息(本地或者通过长重同步消息中的机架位置)之后，BIU 可以通过机架位置选择正确的一帧(或者多个帧)。在长重同步消息中传输的机架位置信息，允许所有的 BIU 获取有效的机架位置信息。机架位置寄存器的值为“0”表示 BIU 无法获取当前机架位置。非版本初始化帧允许被编程为任何机架位置的 BIU 都能通过它进入同步并且获取机架位置信息。如果
一个 BIU 没有被编程成为实际的机架位置，该 BIU 将中止传输并进入断开状态。
版本寄存器中的原始机架位置信息可以通过 LRM 本地获取(例如：从机架可编程引脚)。由于本地源的故障，此机架位置信息对总线应用而言可能不是足够的可信。机架中的一个或多个 LRM 应负责接收初始化帧中版本寄存器传输的机架位置，并且产生一个长重同步脉冲消息中的机架位置信息的判决/选择/确认的副本。本地机架位置信息不准许用于长重同步消息中。如果 LRM 从长重同步消息中接收到机架位置信息，则该 LRM 应该认为此机架位置信息有效且在后续的长重同步消息中使用。
6.1.5.3 帧切换使能
帧切换使能由准备进行帧切换操作(表存储器中的发送帧切换消息命令)的宿主机控制。总线上接收到帧切换消息的所有 BIU 将根据接收到的同步码跳到一个新的指令序列。当宿主机向BIU 写入与帧切换命令相匹配的同步码时，帧切换使能。当且仅当 BIU 执行帧切换命令且帧切换使能时才能发送帧切换消息;发送帧切换消息后，帧切换使能必须被清除。
6.1.6 操作常数
6.1.6.1 概述
操作常数定义了总线应用中关键的操作特性。通常情况下，特定底板上的所有 BIU 应使用相同的操作常数值，以保证正确的数据通信。
6.1.6.2 消息间隙
消息间隙用于定义总线上版本帧中分割消息的时间间隙的长短。消息间隙的取值范围为 2～9 个位时长。消息间隙的选择基于重同步最低精度、振荡器稳定性、总线长度(物理长度)、宿主机速度和所期望的重同步频率。消息间隙长度分析见 6.2.3.3。
最大消息间隙是一个常数(9 个位时)，用于非版本帧和长重同步脉冲的消息间隙。允许失去同步的模块和设置了错误消息间隙长度的模块能够加入到一个非版本帧，以消除它们的不兼容性。位于同一个底板上的所有 BIU 在执行版本帧时必须有相同的消息间隙。
注 1：消息间隙的最小时长定义为 2 位时长是为了容纳最大的允许 XY 时间偏差和 6.2.3.3 定义的时间偏差;最大时长为 9 位时长，包括 2 位时长的 XY 时间偏差和时间偏差，2 位时长的时间偏差，剩余 5 位时长用于容纳较慢的 IMM 或者宿主机。
注 2：空间偏差的配置使得底板依赖于实际的负载阻抗，其长度可达到约 4 米。5 位时长的填充是为了补偿那些在消息中可以足够快传输数据但是在处理峰值负载时不够快的 IMM 和宿主机。峰值负载发生在消息的开始和结束时，很多的 BIU 实现是将其作为消息/缓冲管理的一部分。
6.1.6.3 主/后备步长( Δ)
主/后备步长是当主窗口不发送时，主/后备窗口起始点到第一个后备开始发送之间的位时长(见6.3.3)。主/后备步长的取值范围为 3～10 个位时长。主/后备步长的选择可以通过 BIU 到 BIU 的传输延迟来评估。主/后备步长的更详细描述见 6.2.3.4。
最大主/后备步长是一个常数(10 个位时)，用于非版本帧和长重同步脉冲的主/后备步长。允许失去同步的模块和设置了错误主/后备步长的模块能够加入到一个非版本帧，以消除它们的不兼容性。位于同一个底板上的所有 BIU 在执行版本帧时必须有相同的主/后备步长值。
6.1.6.4 初始化同步等待时限
初始化同步等待时限是指 BIU 在决定发送初始化同步脉冲之前，检测同步脉冲所等待的时间长度(见 6.2.2)。此参数的实际格式由具体的实现而定，但是， BIU 应该支持 16 K～1 M 个位时长的等待限定时间，各 BIU 的初始化同步等待限定时间也不要求相同。因为一旦检测到重同步脉冲就会使初始
化同步等待计数清零，所以要求该时限的值是要比相邻同步脉冲的最长消息间隙要长。
注：如果机架内的 BIU 具有不同的等待限定时间，在假定所有的 LRM 同时上电的情况下，具有最短初始化同步等待时间的 BIUp 将发送初始化同步脉冲。
6.1.6.5 时间定标因子
时间定标因子指全分辨率时间寄存器的计数周期，取值范围为 1～64(单位为 32 个位时)。全分辨率时间寄存器操作的详细描述见 6.2.5。同一底板上各 BIU 的此参数值必须保持一致，否则一些时间寄存器的行为将会不可预知。
注：时间定标因子提供的时间增长周期为 1.07μs～68.27μs，相应的全分辨率时间寄存器的全翻转的计时时间为
1.27 h～81.45 h。
6.2 同步操作
6.2.1 概述
本标准提供了三种独特的传输模式用来支持底板的位级同步和帧级同步。初始化同步消息用于系统上电之后或由于“故障”引起机架内失去同步时初始化总线。短重同步消息通过修正振荡器漂移， 用于维持机架中所有 BIU 的位级同步。长重同步消息用于失去同步的模块重新与总线同步。长重同步消息有 2 种：一种为进入同步，它使失去同步的模块与当前帧同步，另一种为帧切换，用于命令表中不同帧之间的切换。长重同步消息包括版本和非版本两种形式， 长重同步消息也以与短重同步消息同样的方法执行位级同步操作。同步消息的详细结构和操作在下面章节进行描述。
6.2.2 帧级同步
当 BIU 处于非同步状态，它将试图与总线上活动的BIU 恢复帧同步。有两种可能的进入非同步状态的条件：一种是处于同步状态的 BIU 遇到了使其失去同步并进入非同步状态的情况;二是成功完成初始化的 BIU 也会进入非同步状态。帧级同步过程的流程图见图 17。
如 6.1.6.4 所述，初始化同步等待时限是指 BIU 在决定发送初始化同步脉冲之前，检测重同步消息(短重同步消息、长重同步消息或者初始化同步消息)所等待的时间长度。如果已经超过初始化同步等待时限，且 BIU 仍未检测到一个重同步脉冲，BIU 就会发送一个初始化同步脉冲。如果 BIU 接收到了一个初始化同步消息(由其他模块或自己发送)，它将立即执行一个固有命令去接收一个非版本进入同步消息，消息中重同步码为“0”，全分辨率时间值为“0”。该命令会导致 BIU 发送一个长重同步脉冲，并且读取初始化帧第一个消息窗口的命令。初始化同步消息的详细描述见 6.3.5。如果 BIU 接收到长重同步消息，那么消息自身就包含帧同步信息。详细讨论见 6.3.7。
6.2.3 位级同步
6.2.3.1 概述
位级同步机制的目的是为了保证在振荡器漂移的前提下，维持相邻消息的分离且同一模块内的两个BIU 相差不超过两个位时长。位级同步通过总线上所有位于同步状态的 BIU 在四条时钟线上周期的发送重同步脉冲实现。每个 BIU 都在检测上述线或总线脉冲的前导下降沿，并调整本地内部的位时钟与重同步脉冲对齐。底板上各元件的偏移差异和传输延迟会影响同步各 BIU 的精确性。可编程的消息间隙保证即使在长传输时间情况下相邻消息的分离。
6.2.3.2 重同步脉冲操作
重同步脉冲在所有四条时钟总线上具有特定、唯一的样式。一般情况下 4 个位时长，所有的四条时钟总线都会被驱动为低电平有效。D0 总线用于确定重同步脉冲是短重同步(没有跟随附加的重同步消息
窗口)还是长重同步(跟随了附加的重同步消息窗口，该信息允许一个失去同步的 BIU 恢复帧级同步)。重同步脉冲期间，数据总线不适用 5.5 所述的总线编码。关于长/短重同步消息差异见 6.3.6 和 6.3.7。
图 17 帧级别同步流程
为了最大限度的容错，所有处于同步状态的 BIU 都必须发送重同步脉冲，对于每个包含重同步脉冲的窗口，每个 LRM 模块必须被编程为相应的重同步类型(短重同步、进入同步或者帧切换)。每个BIU 必须计算自从上一个重同步脉冲到来之后的位时间，并在确认同步窗口开始时发送重同步脉冲。重同步脉冲的前导下降沿到下一个重同步脉冲的前导下降沿的位时长等于 4 个位时(重同步脉冲的宽度)，加上消息间隙，加上两个脉冲间所有窗口的总位时，再加上 1 个位时(第一个重同步脉冲消息的高位时)。
注：所有 BIU 都需要传输重同步脉冲的需求可以通过适当的表编程来满足。只要总线上有设定的长/短重同步消息，所有的 BIU 都必须发送相应的长/短重同步脉冲命令。由于时钟振荡器漂移，在消息间隙结束时发送重同步脉冲。实际上， 接收到的重同步脉冲并没有必要与 BIU 开始发送重同步脉冲的时间点对齐。重同步脉冲由最快的LRM 模块发起，其他模块接收到该脉冲的时间点依赖于相关 LRM 的时间偏差以及脉冲通过底板的传输延迟。该延迟不
