低功耗CMOS逐次逼近型模数转换器
出版时间：2015年版
内容简介
《低功耗CMOS逐次逼近型模数转换器》系统介绍了低功耗CMOSSARA/D转换器设计所涉及的一些关键设计问题，包括体系结构、高层次模型、电容开关时序、关键电路技术、低压模拟电路、电容阵列布局等，对想深入低功耗CMOS混合信号集成电路设计的设计人员和研究人员具有很强的指导意义和实用性。《低功耗CMOS逐次逼近型模数转换器》所提出的体系结构、电容开关时序及高层次模型、关键电路模块都是经过流片验证或Spice仿真验证的，可以直接供读者参考。《低功耗CMOS逐次逼近型模数转换器》还介绍当前**的流水线SARA/D转换设计技术和可配置A/D转换器设计技术，是当前国外低功耗CMOS混合信号集成电路的前沿研究内容。
目录
前言
绪论
0.1 SARA／D转换器的研究进展
0.2 本书的主要内容
参考文献
第1章 SARA／D转换器设计基础
1.1 SARA／D转换器的工作原理
1.2 电荷再分配D／A转换电路
1.2.1 二进制权重电容D／A转换器
1.2.2 分段式电容D／A转换器
1.2.3 c.2 c式电容D／A转换器
1.3 SARA／D转换器的性能指标
1.3.1 静态特性参数
1.3.2 动态特性参数
参考文献
第2章 低功耗SARA，D转换器关键设计技术
2.1 高效电容开关时序
2.1.1 传统电容开关时序
2.1.2 节能电容开关时序
2.1.3 单调电容开关时序
2.1.4 Mbased电容开关时序
2.1.5 开关功耗分析
2.2 CMOS比较器
2.2.1 基本动态锁存比较器
2.2.2 双尾电流型动态锁存比较器
2.2.3 动态比较器的失调
2.2.4 动态比较器的噪声
2.3 SAR控制实现技术
2.3.1 传统的SAR控制逻辑
2.3.2 SAR动态逻辑实现技术
参考文献
第3章 低功耗SARA／D转换器
3.1 一种10位1.0V300kS／sSARA／D转换器
3.1.1 10位SARA／D转换器结构
3.1.2 基于电容拆分技术的％M.based电容开关时序
3.1.3 自举开关
3.1.4 动态比较器
3.1.5 基于动态逻辑的SAR控制技术
3.1.6 版图设计
3.1.7 SARA／D转换器测试
3.2 10位20kS／s0.6 V超低功耗SARA／D转换器
3.2.1 10位SARADC的系统结构
3.2.2 新型低功耗DAC电容开关时序
3.2.3 自举开关
3.2.4 SAR动态逻辑
3.2.5 实验结果
3.3 一种8位0.3 5V10kS／s低功耗SARA／D转换器
3.3.1 8位SARA／D转换器结构
3.3.2 基于电容拆分技术的新型电容开关时序
3.3.3 低漏电、低失真自举开关
3.3.4 衬底驱动全动态比较器
3.3.5 DAC阵列中的电容驱动开关
3.3.6 低漏电SAR控制逻辑
3.3.7 测试结果与讨论
参考文献
第4章 高精度SARA／D转换器
4.1 高精度SARA／D转换器的校准技术
4.1.1 模拟自校准技术
4.1.2 基于SplitADC的数字校准技术
4.2 SARA／D转换器的电容失配和SplitADCLMS数字校准
4.2.1 16位SARA／D转换器的基本结构
4.2.2 寄生电容和电容失配
4.2.3 基于SplitADC的LMS数字校准原理
4.2.4 基于SplitADC的LMS数字校准高层次建模
4.3 基于splitADcLMs数字校准技术的16位sARA／D转换器
4.3.1 基本工作原理
4.3.2 关键模块电路
4.3.3 仿真结果
4.4 基于Sub-radix.2 的SARA／D转换器数字校准算法
4.4.1 SARA／D转换器的广义码域线性均衡器
4.4.2 DAC：失配误差的数字可校准性
4.4.3 基于Sub-radix一2的SARA／[）转换器
4.5 基于扰动数字校准的16位SAR～D转换器
4.5.1 基于扰动的数字校准原理
4.5.2 16位1MS／sSARA／D转换器
参考文献
第5章 高速SARA，D转换器
5.1 一种8位／10位可配置高速异步SARA／D转换器
5.1.1 可配置SARA／D转换器结构
5.1.2 电容DAC
5.1.3 高速比较器
5.1.4 异步SAR控制技术
5.1.5 A／D转换器仿真结果
5.2 一种8位208MS／sSAR～D转换器
5.2.1 高速采样开关
5.2.2 高速可校准比较器
5.2.3 终端电容复用
5.2.4 校准位和逻辑控制
5.2.5 仿真结果
5.3 一种8位660MS／s异步SARA／D转换器
5.3.1 异步时钟产生电路
5.3.2 预置位技术
5.3.3 整体电路工作过程和逻辑控制
5.3.4 仿真结果
5.4 8位2.0GS／s时域交织SARA／D转换器
5.4.1 时域交织A／D转换器的误差分析
5.4.2 基于模拟延迟锁相环的时钟产生器
5.4.3 子通道SARA／D转换器架构与开关电容阵列
5.4.4 仿真结果
参考文献
第6章 高速流水线SARA，D转换器
6.1 流水线SARA／D转换器基本原理
6.1.1 流水线SARA／D转换器的基本结构
6.1.2 SAR辅助型MDAC的工作原理
6.1.3 SAR辅助型：MDAC设计考虑
6.2 一种12位50MS／s流水线SARA／D转换器
6.2.1 系统结构
6.2.2 流水线SARA／D转换器的误差分析
6.2.3 系统结构优化
6.2.4 SAR辅助型MDAC电路
6.2.5 增益自举运算放大器
6.2.6 第二级SAR.A／D转换器
6.2.7 内部时钟产生电路
6.2.8 自举开关电路
6.2.9 流片测试结果
6.3 一种基于过零检测的10位50MS／s流水线SAR～D转换器
6.3.1 基于过零检测器的开关电容电路
6.3.2 基于过零检测器的流水线SARA／D转换器的非理想效应
6.3.3 基于过零检测器的流水线SARA／D转换器系统设计
6.3.4 关键模块电路
6.3.5 仿真结果
参考文献
第7章 可配置循环型CMOSA，D转换器
7.1 系统结构
7.1.1 循环型A／D转换器基本原理
7.1.2 6～12位可配置低功耗循环型A／D转换器系统结构
7.1.3 冗余数字校准
7.1.4 多工作模式设计
7.2 关键模块电路
7.2.1 采样保持电路基本原理
7.2.2 余量增益电路
7.2.3 可配置CMOS运算放大器
7.2.4 动态比较器
7.2.5 非交叠时钟产生模块
7.3 整体性能仿真和版图布局
7.3.1 动态性能仿真结果
7.3.2 功耗仿真
7.3.3 版图布局
参考文献
