Verilog HDL数字集成电路高级程序设计
出版时间：2015年版
内容简介
《Verilog HDL数字集成电路高级程序设计》系统地对Verilog HDL程序设计方法进行说明，明确了数字可综合逻辑设计和测试仿真程序设计在Verilog HDL语言中的不同，通过对典型的组合逻辑电路、时序逻辑电路、混合电路和测试程序的设计举例，较为完整地说明了Verilog HDL语言在数字集成电路中的设计方法。全书共分10章。第1章是Verilog HDL数字集成电路设计方法概述；第2章是Verilog HDL模块和结构化建模；第3章是Verilog HDL数据流描述和运算符；第4章是Verilog HDL行为级描述；第5章是Verilog HDL测试和仿真；第6章是Verilog HDL组合电路设计：第7章是Verilog HDL时序电路设计；第8章是Verilog HDL存储器设计；第9章是Verilog HDL设计风格；第10章是Verilog HDL高级程序设计。学习《Verilog HDL数字集成电路高级程序设计》需要具备数字电路和Verilog HDL基础知识。《Verilog HDL数字集成电路高级程序设计》可作为集成电路设计和HDL课程的研究生教材及本科生的辅导和设计参考教材，也可以作为数字集成电路设计工程师的参考书。
目录
第1章 Verilog HDL数字集成电路
设计方法概述
1．1 数字集成电路的发展和设计方法的演变
1．2 Verilog HDL的发展和国际标准
1．3 Verilog HDL语言的设计思想和可综合特性
1．4 用Verilog HDL进行数字集成电路设计的优点
1．5 功能模块的可重用性
1．6 VerilogHDL在数字集成电路设计流程中的作用
本章小结
思考题和习题
第2章 Verilog HDL模块和结构化建模
2．1 模块
2．2 模块的调用和结构化建模
2．2．1 模块调用方式
2．2．2 模块端口对应方式
2．2．3 模块建模例程
2．3 门级建模
2．3．1 门级元件的调用
2．3．2 门级模块调用例程
2．4 开关级建模
2．4．1 开关级建模
2．4．2 开关级建模例程
本章小结
思考题和习题
第3章 Verilog HDL数据流描述和运算符
3．1 连续赋值语句（ass堙n）
3．1．1 显式连续赋值语句
3．1．2 隐式连续赋值语句
3．1．3 迮续赋值语句(assign)例程
3．1．4 连续赋值语句使用中的注意事项
3．2 VerilogHDL中的运算符
3．2．1 算术运算符
3．2．2 关系运算符及相等运算符
3．2．3 逻辑运算符
3．2．4 按位运算符
3．2．5 归约运算符
3．2．6 移位运算符
3．2．7 条件运算符
3．2．8 连接和复制运算符
3．3 VerilogHDL数据流建模例程
本章小结
思考题和习题
第4章 Verilog HDL行为级描述
4．1 过程语句
4．1．1 initial过程语句
4．1．2 always过程语句和敏感事件表
4．1．3 过程语句使用中信号类型的定义
4．1．4 awlays过程语句中敏感事件的形式
4．2 语句块
4．2．1 串行语句块
4．2．2 并行语句块
4．2．3 语句块的使用
4．3 过程赋值语句
4．3．1 阻塞赋值语句
4．3．2 非阻塞赋值语句
4．4 条件分支语句
4．4．1 if条件分支语句
4．4．2 case条件分支语句
4．4．3 条件分支语句的特虑和隐藏锁存器的产生
4．5 循环语句
4．5．1 forever循环语句
4．5．2 repeat循环语句
4．5．3 while循环语句
4．5．4 for循环语句
4．5．5 循环语句的可综合性
本章小结
思考题和习题
第5章 Verilog HDL测试和仿真
5．1 Verilog HDL测试仿真结构
5．2 测试激励描述方式
5．2．1 信号的初始化
5．2．2 延迟控制
5．2．3 initial和always过程块的使用
5．2．4 串行与并行语句块产生测试信
5．2．5 阻塞与非阻塞描述方式产生测试信号
5．3 任务和函数
5．3．1 任务(Task)
5．3．2 函数(Function)
5．3．3 函数和任务的嵌套
5．4 典型测试向量的产生方式
5．4．1 任意波形信号的产生
5．4．2 时钟信号
5．4．3 用函数和电路产生测试信号
5．4．4 复位信号
5．4．5 总线信号产生
5．5 组合逻辑电路仿真环境的搭建
5．6 时序逻辑电路仿真环境的搭建
5．7 测试向量的选择和覆盖率
5．8 系统任务和函数的使用
5．8．1 显示任务
5．8．2 文件管理任务
5．8．3 仿真控制任务
5．8．4 时间函数
5．8．5 随机函数
5．9 编译预处理语句
5．9．1 宏定义
5．9．2 文件包含处理
5．9．3 仿真时间标度
5．9．4 条件编译
5．9．5 其他语句
5．10 路径延迟和参数
5．10．1 门级元器件延迟说明
5．10．2 延迟说明块
5．10．3 延迟参数的定义
5．10．4 路径延迟的设置
5．10．5 延迟值类型
5．11时序检查
5．11．1 使用稳定窗口的时序检查
5．11．2 时钟和控制信号的时序检查
5．12用户自定义元件(UDP)
5．12．1 组合电路的UDP
5．12．2 时序电路的UDP
本章小结
思考题和习题
第6章 Verilog HDL组合电路设计
第7章 Verilog HDL时序电路设计
第8章 Verilog HDL存储器设计
第9章 Verilog HDL设计风格
第10章 Verilog HDL高级程序设计
参考文献
