基于Verilog HDL与Cadence的数字系统设计技术
作 者： 解本巨 编
出版时间： 2013
内容简介
《基于VerilogHDL与Cadence的数字系统设计技术》是以EDA技术设计为出发点，专门针对各大高校信息、自动化、计算机专业在校学生和在公司中初始学习硬件技术的开发人员而编写的数字系统制版技术材料，主要目的是使读者克服学习硬件开发技术的困难，使学习硬件技术像学习软件技术一样简单。《基于VerilogHDL与Cadence的数字系统设计技术》的技术开发以逻辑代数的运算、定理和化简方法为理论指导，研究原理图设计方法，引入FPGA的开发软件QuartusⅡ9.1，在其中利用VerilogHDL设计实现电路常用芯片的开发，可以在不必了解芯片内部工作原理的基础上，通过程序设计者的硬件行为描述获得芯片及引脚的相关信息。《基于VerilogHDL与Cadence的数字系统设计技术》选择CadenceSPB16.3作为设计数字系统原理图和电路板的软件，用同一个数字系统实例说明设计原理图和制作电路板的连续过程：原理图→网络表→焊盘、封装、制版→导入网络表→布局→覆铜→布线→后处理→送厂家制版。《基于VerilogHDL与Cadence的数字系统设计技术》可以作为嵌入式数字系统开发的基础技术设计指导书，是硬件制版技术快速入门的绝佳教材，为更多的硬件技术设计爱好者提供了广阔的空间。
目录
第1章 数字系统设计基础
1.1 逻辑代数
1.1.1 逻辑运算
1.1.2 逻辑定理与化简
1.1.3 卡诺图化简
1.2 组合逻辑电路设计
1.2.1 组合逻辑电路设计方法
1.2.2 3线-8线译码器设计
1.2.3 8路数据选择器设计
1.2.4 七段显示译码器设计
1.3 时序逻辑电路设计
1.3.1 时序电路的描述方法
1.3.2 触发器
1.3.3 同步时序逻辑电路设计方法
1.3.4 异步时序逻辑电路设计方法
1.3.5 十进制加法计数器设计
1.3.6 寄存器设计
1.4 基于Nios Ⅱ的FPGA技术
1.4.1 FPGA简介和工作原理
1.4.2 Nios Ⅱ软核处理器
第2章 硬件描述语言Verilog HDL与集成开发环境
2.1 Verilog语言简介
2.2 Verilog HDL语法规则
2.2.1 标识符
2.2.2 命令语句格式
2.2.3 数字值集合
2.2.4 变量与数据类型
2.2.5 运算符与表达式
2.2.6 结构语句
2.3 Verilog HDL建模
2.3.1 模块结构
2.3.2 时延
2.3.3 3种建模方式
2.3.4 模块调用
2.4 编辑环境Quartus Ⅱ 9.1 与应用
2.4.1 Quartus Ⅱ 9.1 安装与编辑环境介绍
2.4.2 原理图绘制
2.4.3 使用Verilog语言实现电路设计
2.5 Quartus Ⅱ 9.1 实现电路输出仿真
第3章 数字系统常用元件及实现
3.1 常用分立元件及电路
3.1.1 常用分立元件
